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主线系列

PowerPC 处理器主线型号年表，从 600 系列到 970/G5。

600 系列

1992–1994

IBMMotorola

基本信息

发布年代
1992–1994
变种数量
7 款
主导厂商
IBM / Motorola

变种型号

微架构简图

Address Physical Address Data Data Data Instr Fetch (8 Words) Snoop Address 内存单元与系统接口 Memory Unit & System Interface 实时时钟与指令前端 RTC & Instruction Frontend 执行单元 Execution Units MMU 与统一缓存 MMU & Unified Cache Instruction Unit Integer Unit (IU) Branch Unit (BPU) Floating-Point Unit (FPU) Memory Management Unit (MMU) 32KB Unified Cache RTC (RTCU / RTCL) Fetch Unit Instr Queue (8-Word) Issue Logic IU Core (ALU · × · ÷) GPR File / XER Branch Adder (+) CTR / CR / LR FPU 4 stg · FD/FPM/FPA/FWA FPR File / FPSCR UTLB (256-E) ITLB (4-E) BAT Array (4-E) Tags (8-Way SA) Data Array (64-Byte Lines) Memory Unit (Read Q 2-E · Write Q 3-E) System Interface Unit 32-Bit Address Bus 64-Bit Data Bus

技术特点

统一 L1 指令/数据缓存 —— PowerPC 唯一一代含 POWER 过渡指令由 603 删减而来的低成本标量嵌入式核单发射：1 条/周期4K/4K 缓存32/32 项 TLB ＋ 各 4 块条目多路复用总线：64 位数据 / 32 位地址共线单精度 FPU（双精度陷入软件模拟）典型功耗 1.2W · PQFP-144（以上数据源：MPR Vol.9 No.2, 1995）doze/nap/sleep 三级静态省电态（首次引入）Harvard 分离 L1（对比 601 统一缓存）L1 由 603 的 8K/8K 2 路扩大为 16K/16K 4 路首个 4 发射乱序执行 PowerPC寄存器重命名 ＋ 保留站 ＋ 完成缓冲首次引入性能监控单元Mach5L1 由 604 的 16K/16K 4 路翻倍为 32K/32K 4 路核心 2.5V / IO 3.3V 分离供电首次进入 604 线首款 64 位首个 64 位 PowerPC 实现数据总线可配 64/128 位4 重分支推测执行

Die 面积

601≈120 mm²（601v ≈74 mm²，计算）60250 mm²（7.1×7.1mm）60385 mm²（11.5×7.4mm）603e98 mm²（11.67×8.4mm）604196 mm²（12.4×15.8mm）604e96 mm²620≈311 mm² [GEN]

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7xx / G3 系列

1997–2002

MotorolaIBM

基本信息

发布年代
1997–2002
变种数量
6 款
主导厂商
Motorola / IBM

变种型号

Motorola

IBM

微架构简图

GPR File FPR File 32-Bit Address · 64-Bit Data 60x Bus Data 系统总线与 L2 接口 System Bus & L2 Interfaces 指令单元与 MMU Instruction Unit & MMUs 保留站 Reservation Stations 执行单元 Execution Units 寄存器堆 Register Files 完成单元 Completion Unit 60x Bus Interface Unit (Fetch · Castout · Load Queues) L2 Bus Interface Unit (L2 Castout Q · L2 Ctrl) L2 Tags (4K / Way) 740: No L2 / 750: Backside 256KB–1MB (2-Way Tag) 32KB L1 I-Cache (8-Way SA) 32KB L1 D-Cache (8-Way SA · MEI) I-MMU (ITLB 128-E · IBAT) D-MMU (DTLB 128-E · DBAT) Fetcher BPU (BTIC 64-E · BHT 512-E) Instr Queue (6-Word) Dispatch Unit (2/cyc) RS RS RS RS RS IU1 (All Int · ×÷) IU2 (Int · no ×÷) SRU (CR · SPR) FPU 3 stages · Mul/Add/Norm LSU 2 stages · EA/Cache Architected GPRs 32 × 32-bit GPR Rename Buffers 6 Entries Architected FPRs 32 × 64-bit FPR Rename Buffers 6 Entries Completion Unit (6-Entry ROB) Store Q (3-E)

技术特点

G3 起点：backside L2 架构（缓存总线与系统总线分离）首次引入片上 TAU 热管理单元750 的 0.22 µm 收缩版，核心电压 2.6V→2.0VL2 从外置 backside SRAM 改为片内集成 256KB —— 750 家族架构分水岭铜互连首次进入 750 家族DualPLL 双锁相环无缝换频L2 由 256KB 翻倍至 512KB 并带 ECCSOI 工艺进入 750 家族L2 512KB→1MB、4 路频率上探 1GHz，支持降压降频运行出厂即分 Standard/Low Power 双功耗 SKU

Die 面积

740/75067 mm²（7.56×8.79mm）745/75551 mm²（6.61×7.73mm）750CX/CXe42.7 mm²750FX≈35 mm² [GEN]750GX52.5 mm²

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74xx / G4 系列

1999–2004

MotorolaFreescale

基本信息

发布年代
1999–2004
变种数量
5 款
主导厂商
Motorola / Freescale

变种型号

衍生嵌入式

微架构简图

VR File GPR File FPR File 存储子系统与总线接口 Memory Subsystem & Bus Interface 指令单元 Instruction Unit 执行单元 Execution Units 寄存器堆 Register Files 完成单元 Completion Unit VALU 60x / MPX System Bus L2 Cache Ctrl (Ext. SRAM) 32KB L1 I-Cache 32KB L1 D-Cache I-MMU (ITLB 128-E · IBAT) D-MMU (DTLB 128-E · DBAT) BPU (BTIC / BHT) Fetcher Instr Queue (6-Word) Dispatch Unit (2/cyc) RS RS RS RS RS RS RS RS RS RS VPU FPU 3 stages IU1 (All Int · ×÷) IU2 (Int · no ×÷) SRU LSU 2 stg · EA/Cache VSIU VCIU 3 stg VFPU 4 stg Architected VRs 32 × 128-bit VR Renames 6 Entries Architected GPRs 32 × 32-bit GPR Renames 6 Entries Architected FPRs 32 × 64-bit FPR Renames 6 Entries Completion Unit (8-Entry)

技术特点

首款 AltiVecAltiVec 128 位向量单元（G4 的定义特征）MPX 总线协议G4→G4e 微架构大改：流水线 4→7 级发射由 2＋分支 改为 3＋分支L2 由 backside 外置改为片内 256KB新增 L3 外置接口0.13 µm 收缩，金属层 6→9L2 256KB→512KBL3 最大空间 2→4MB（含私有内存模式，仅 7457）90nm90nm SOI ＋ 动态逻辑进入 G4 线L2 512KB→1MBDFS 增加 1/4 频档e600 核心

Die 面积

7400/741083 mm²（7400）／ 52 mm²（7410）7440/7450106 mm²（8.69×12.17mm）7447/7457≈98.3 mm²（计算）7448≈58.4 mm²（计算）

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970 / G5 系列

2003–2006

IBM

基本信息

发布年代
2003–2006
变种数量
4 款
主导厂商
IBM

变种型号

微架构简图

存储子系统与 L2 缓存 Storage Subsystem & L2 Cache 数据缓存与数据 MMU Data Cache & D-MMU 指令前端与指令 MMU Instruction Frontend & I-MMU 寄存器重命名、分发与追踪 Renaming, Dispatch & Tracking 执行流水线与寄存器堆 Execution Pipelines & Register Files Branch Prediction PowerPC 970FX Bus (PI) Bus Interface Unit (BIU) NCU (Non-Cacheable Unit) L2 Ctrl (L2C) (MERSI · 1:1 Core Clock) 512KB L2 Cache (8-Way SA) Core Interface Unit (CIU) Unified Second-Level MMU SLB (64-E) TLB (1024-E) D-ERAT (128-E) 32KB L1 D-Cache (2-Way SA · 3-Port · Store-Through) I-ERAT (128-E) 64KB L1 I-Cache (Direct-Mapped · 128B Line) Fetch Unit IF · 8 instr/cyc · 3 stages ≤2 Predicted/cyc · ≤16 In Flight 3-Table BHT (Local / Global / Sel) (16K-E × 1 bit each) Link Stack (16-E) Count Cache (32-E) Decode Unit DE · Crack · 4 stages (D0–D3) Dispatch Buffer DP · ≤5-IOP · 3–4 stages Register Maps (GPR 80 · FPR 80 · VRF 80 · CR 32 · CTR/LK 16) Global Completion Table CP · 20 Groups · 2–3 stages CR Issue Q (10-E) · IS 2–3 BR Issue Q (12-E) · IS 2–3 FPU Issue Q (2×10-E) · IS 2–3 VPU Q (16-E) · IS 2–3 VALU Q (20-E) · IS 2–3 FXU/LSU Q (2×18-E) · IS 2–3 CRU (CR Logic · SPR) BRU (Branch Resolve) FPU1 6 stages (F1–F6) FPU2 6 stages (F1–F6) VPU (Permute · 1 stg) VIU1 (Simple · 1 stg) VIU2 4 stages VFPU 7 stages FXU1 (Fixed · 1 stg) LSU1 3 stg · EA·DC·FM FXU2 (Fixed · 1 stg) LSU2 3 stg · EA·DC·FM CR RF CTR / LK RF FPR (80) VR File (80) VR File (80) GPR File (80) GPR File (80)

技术特点

POWER4 派生单核桌面芯片64 位血统自 620 断代后恢复VMX/AltiVec 与 64 位首次同芯PI 总线替代 MPX90nm130→90nm SOI 迁移，die 面积约减半PowerTune 系统级换速产品化引入 Deep Nap双核双核单芯片（两个 970 核 ＋ 共用仲裁）L2 512KB→每核 1MB每核独立 V0/V1 供电域

Die 面积

970118 mm²970FX62–66.2 mm²（文献冲突并列）970MP最大 153.8 mm²（13.225×11.629mm）

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