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主线系列

PowerPC 处理器主线型号年表，从 600 系列到 970/G5。

600 系列

1992–1994

IBMMotorola

基本信息

发布年代
1992–1994
变种数量
7 款
主导厂商
IBM / Motorola

变种型号

微架构简图

Address Physical Address Data Data Data Instr Fetch (8 Words) Snoop Address 实时时钟与指令前端 RTC & Instruction Frontend 执行单元 Execution Units MMU 与统一缓存 MMU & Unified Cache 内存单元与系统接口 Memory Unit & System Interface Instruction Unit Integer Unit (IU) Branch Unit (BPU) Floating-Point Unit (FPU) Memory Management Unit (MMU) 32KB Unified Cache RTC (RTCU / RTCL) Fetcher Instr Queue (8-Word) Issue Logic IU Core (ALU · × · ÷) GPR File / XER Branch Adder (+) CTR / CR / LR FPU 4 stg · FD/FPM/FPA/FWA FPR File / FPSCR UTLB (256-E) ITLB (4-E) BAT Array (4-E) Tags (8-Way SA) Data Array (64-Byte Lines) Memory Unit (Read Q 2-E · Write Q 3-E) System Interface Unit 32-Bit Address Bus 64-Bit Data Bus

技术特点

Mach5首款 64 位

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7xx / G3 系列

1997–2002

MotorolaIBM

基本信息

发布年代
1997–2002
变种数量
6 款
主导厂商
Motorola / IBM

变种型号

Motorola

IBM

微架构简图

32-Bit Address · 64-Bit Data 60x Bus Data 系统总线与 L2 接口 System Bus & L2 Interfaces 指令单元与 MMU Instruction Unit & MMUs 保留站 Reservation Stations 执行单元 Execution Units 寄存器堆 Register Files 完成单元 Completion Unit 60x Bus Interface Unit (Fetch · Castout · Load Queues) L2 Bus Interface Unit (L2 Castout Q · L2 Ctrl) L2 Tags (4K / Way) 740: 无 L2 ／ 750: Backside 256KB–1MB (2-Way Tag) 32KB L1 I-Cache (8-Way SA) 32KB L1 D-Cache (8-Way SA · MEI) I-MMU (ITLB 128-E · IBAT) D-MMU (DTLB 128-E · DBAT) Fetcher BPU (BTIC 64-E · BHT 512-E) Instr Queue (6-Word) Dispatch Unit (2/cyc) RS RS RS RS RS IU1 (All Int · ×÷) IU2 (Int · no ×÷) SRU (CR · SPR) FPU 3 stages · Mul/Add/Norm LSU 2 stages · EA/Cache GPR File (32 + 6 Renames) FPR File (32 + 6 Renames) Completion Unit (6-Entry ROB) Store Q (3-E)

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74xx / G4 系列

1999–2004

MotorolaFreescale

基本信息

发布年代
1999–2004
变种数量
5 款
主导厂商
Motorola / Freescale

变种型号

衍生嵌入式

微架构简图

存储子系统与总线接口 Memory Subsystem & Bus Interface 指令单元 Instruction Unit 执行单元 Execution Units 寄存器堆 Register Files 完成单元 Completion Unit VALU 60x / MPX System Bus L2 Cache Ctrl (Ext. SRAM) 32KB L1 I-Cache 32KB L1 D-Cache BPU (BTIC / BHT) Fetcher Instr Queue (6-Word) Dispatch Unit (2/cyc) RS RS RS RS RS RS RS RS RS RS VPU FPU 3 stg · Mul/Add/RndCvt IU1 (All Int · ×÷) IU2 (Int · no ×÷) SRU LSU 2 stg · EA/Cache VIU1 VIU2 VCIU · 3 stg VFPU 4 stg VR File FPR File GPR File Completion Unit (8-Entry)

技术特点

首款 AltiVec90nme600 核心

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970 / G5 系列

2003–2006

IBM

基本信息

发布年代
2003–2006
变种数量
4 款
主导厂商
IBM

变种型号

微架构简图

存储子系统与 L2 缓存 Storage Subsystem & L2 Cache 数据缓存与数据 MMU Data Cache & D-MMU 指令前端与指令 MMU Instruction Frontend & I-MMU 寄存器重命名、分发与追踪 Renaming, Dispatch & Tracking 执行流水线与寄存器堆 Execution Pipelines & Register Files D-MMU I-MMU PowerPC 970FX Bus (PI) Bus Interface Unit (BIU) NCU (Non-Cacheable Unit) L2 Ctrl (L2C) (MERSI · 1:1 Core Clock) 512KB L2 Cache (8-Way SA) Core Interface Unit (CIU) ERAT (128-E) SLB (64-E) UTLB (1024-E) 32KB L1 D-Cache (2-Way SA · 3-Port · Store-Through) ERAT (128-E) SLB (64-E) UTLB (1024-E) 64KB L1 I-Cache (Direct-Mapped · 128B Line) Fetch Unit IF · 8 instr/cyc · 3 stages Decode Unit DE · Crack · 4 stages (D0–D3) Dispatch Buffer DP · ≤5-IOP · 3–4 stages Register Maps (GPR 80 · FPR 80 · VRF 80 · CR 32 · CTR/LK 16) Global Completion Table CP · 20 Groups · 2–3 stages CR Issue Q (10-E) · IS 2–3 BR Issue Q (12-E) · IS 2–3 FPU Issue Q (2×10-E) · IS 2–3 VPU Q (16-E) · IS 2–3 VALU Q (20-E) · IS 2–3 FXU/LSU Q (2×18-E) · IS 2–3 CRU (CR Logic · SPR) BRU (Branch Resolve) FPU1·FPU2 6 stages (F1–F6) VPU (Permute · 1 stg) VIU1 (Simple · 1 stg) VIU2 4 stages VFPU 7 stages FXU1/LSU1 (EA·DC·Fmt · 1 stg) FXU2/LSU2 (EA·DC·Fmt · 1 stg) CR RF CTR / LK RF FPR (80) VR File (80) GPR File (80)

技术特点

90nm双核

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