← Museum 首页

游戏主机

搭载于游戏主机中的 PowerPC 衍生芯片。

Gekko

2001 年 · GameCube

IBMNintendo

基本信息

主频
486 MHz
核心架构
750CXe 核心（定制增强）

核心

微架构简图

GPR File FPR File 32-Bit Address · 64-Bit Data 60x Bus Data 系统总线与片内 L2 System Bus & On-Chip L2 指令单元与 MMU Instruction Unit & MMUs 保留站 Reservation Stations 执行单元 Execution Units 寄存器堆 Register Files 完成单元 Completion Unit 60x Bus Interface Unit (Instr Fetch · Castout · Load Qs · Write Gather Pipe) On-Chip L2 Controller (256KB, 2-Way) On-Chip L2 Cache 32KB L1 I-Cache (8-Way SA) 32KB L1 D-Cache (8-Way SA · MEI · Lockable) I-MMU (ITLB 128-E) D-MMU (DTLB 128-E) Fetcher BPU (BTIC 64-E · BHT 512-E) Instr Queue (6-Word) Dispatch Unit (2/cyc) RS RS RS RS (2-E) RS IU1 (+ × ÷) IU2 (+ Shift/Rotate) SRU (CR · GQRs) FPU 3 stages · Paired Single LSU 2 stages · EA/Cache · DMA Architected GPRs 32 × 32-bit GPR Rename Buffers 6 Entries Architected FPRs 32 × 64-bit · Paired Single FPR Rename Buffers 6 Entries Completion Unit (6-Entry ROB) Store Q

技术特点

Paired Single 配对单精度片内 256KB L2Write Gather Pipe

相关文章

暂无关联文章

Xenon

2005 年 · Xbox 360

IBMMicrosoft

基本信息

主频
3.2 GHz
核心架构
三核 · 顺序双发射 · 每核 2 路 SMT
缓存
32KB L1 I（2 路）/ 32KB L1 D（4 路 · 写穿透）· 1MB 共享 L2（8 路）

核心

微架构简图

Front Side Bus (FSB) · 10.8 GB/s R + 10.8 GB/s W VSU 共享 L2 与总线接口 Shared L2 & Bus Interface 取指与指令单元 Instruction Fetch & Unit 执行单元 Execution Units 数据缓存 Data Cache Bus Interface Node Crossbar / Queuing PIC Test · Debug Clocks · Temp Sensor Uncached Unit 0 Uncached Unit 1 Uncached Unit 2 L2 Data (1MB) (8-Way · 三核共享) L2 Ctl L2 Dir L2 Bus Ctl IFAR0 / 1 每线程一个 32KB L1 I-Cache (2-Way · 128B · Parity) Pre-decode MMU (Main-Memory Unit) Branch Predict Scan · 4KB 2-Way BHT / Thread IBuf0 / 1 每线程一个 Decode / Issue 2-Issue · In-Order · 2-Way SMT VIQ Delayed Execution Issue Queue · 矢量与标量发射解耦 VMX FP 4-Way SIMD VMX Perm 4-Way SIMD VMX Simp 4-Way SIMD FPU Scalar · IEEE-754 FXU Add/Sub · Cmp · Logic FXU Mul/Div 乘 · 除 Ld/St 8 Outstanding Loads BR Exec CR / LR / CTR 32KB L1 D-Cache (4-Way · Write-Through · 写不分配)

技术特点

VMX128：128 个 128 位矢量寄存器/线程矢量/标量发射队列解耦L2 可按组锁定 · GPU 可直读 L2xDCBT 绕过 L2 直取 L1

相关文章

暂无关联文章

Cell BE

2006 年 · PlayStation 3

IBMSonyToshiba

基本信息

主频
3.2 GHz
核心架构
1×64位 PPE 主核 + 8×SPE 协处理器
缓存
512KB L2

核心

微架构简图

环上半侧 Ring — Upper Side (Unit ID 6–11) 元件互连总线 Element Interconnect Bus 环下半侧 Ring — Lower Side (Unit ID 0–5) PPE 2-Way SMT · 512K L2 Unit ID 6 SPE1 SIMD · 256K LS Unit ID 7 SPE3 SIMD · 256K LS Unit ID 8 SPE5 SIMD · 256K LS Unit ID 9 SPE7 SIMD · 256K LS Unit ID 10 IOIF_1 FlexIO · IOIF only Unit ID 11 Element Interconnect Bus (EIB) — Data Bus Arbiter 4 × 16 B/cycle Rings @ NClk/2 · 2 CW + 2 CCW · 96 B/cycle Peak · Max 6 Hops MIC Dual XDR · 25.6 GB/s Unit ID 5 SPE0 SIMD · 256K LS Unit ID 4 SPE2 SIMD · 256K LS Unit ID 3 SPE4 SIMD · 256K LS Unit ID 2 SPE6 SIMD · 256K LS Unit ID 1 BIF / IOIF_0 FlexIO · IOIF or BIF Unit ID 0

技术特点

双线程 SMT PPE8× SIMD SPE256KB Local StoreEIB 环形总线

相关文章

暂无关联文章

Broadway

2006 年 · Wii

IBMNintendo

基本信息

主频
729 MHz
核心架构
750CL 核心
缓存
32KB L1 I/D（8 路）· 片内 256KB L2

核心

微架构简图

GPR File FPR File 32-Bit Address · 64-Bit Data 60x Bus Data 系统总线与片内 L2 System Bus & On-Chip L2 指令单元与 MMU Instruction Unit & MMUs 保留站 Reservation Stations 执行单元 Execution Units 寄存器堆 Register Files 完成单元 Completion Unit 60x Bus Interface Unit (Instr Fetch · Castout · Load Qs · Write Gather Pipe) On-Chip L2 Controller (256KB ECC SRAM · 2-Way Tag) On-Chip L2 Cache 32KB L1 I-Cache (8-Way SA) 32KB L1 D-Cache (8-Way · MEI · 16K Locked) I-MMU (ITLB 128-E · 2-Way) D-MMU (DTLB 128-E · 2-Way) Fetcher (4/cyc) BPU (BTIC 64-E · BHT 512-E) Instr Queue (6-Word) Dispatch Unit (2/cyc + 1 Br) RS RS RS RS (2-E) RS (2-E) IU1 (+ × ÷) IU2 (+ Shift/Rotate) SRU (CR · SPR · GQR) LSU 2 stages · EA+MMU / Cache FPU 3 stages · Mul/Add/Norm Architected GPRs 32 × 32-bit GPR Rename Buffers 6 Entries Architected FPRs 32 × 64-bit · Paired Single FPR Rename Buffers 6 Entries Completion Unit (6-Entry ROB · 2/cyc) Store Q

技术特点

Paired Single 配对单精度锁定 D-Cache ＋ 15 项 DMA 引擎写聚合流水（128B FIFO）片内 256KB ECC L2

相关文章

暂无关联文章

Espresso

2012 年 · Wii U

IBMNintendo

基本信息

主频
1.24 GHz
核心架构
三核 750 架构

核心

微架构简图

⭐ 三块框的宽度按容量成比例：512 KB ∶ 2 MB ∶ 512 KB ＝ 1 ∶ 4 ∶ 1 三个完全相同的核心 Three Identical Cores 各自私有的 L2（不对称） Private, Asymmetric L2 核间互连与总线接口 Core Interface & Bus Interface Core 0 MIU · L2 Ctrl 32KB L1 I ＋ 32KB L1 D Core 1 MIU · L2 Ctrl 32KB L1 I ＋ 32KB L1 D Core 2 MIU · L2 Ctrl 32KB L1 I ＋ 32KB L1 D 512 KB 4-Way · 2-Sector 2K 条目标签阵列 2 MB 4-Way · 2-Sector · 四个 512K eDRAM 阵列 8K 条目标签阵列 512 KB 4-Way · 2-Sector 2K 条目标签阵列 CIU — Core Interface Unit 仲裁（round robin ＋ 可按核限流） · 向另两核广播以维持一致性 · R 态在这里隐式维持 核 ↔ CIU：地址 32 位 · 数据 64 位 BIU — Bus Interface Unit → 60Xe 总线

相关文章

暂无关联文章