嵌入式

资料来源

SoC 两张厂商框图，片上的六块逐个相同：其一《PowerPC 401GF 32-Bit RISC Embedded Controller Data Sheet》，IBM Microelectronics，文档编号 SC09-3025-02，封底印 1996、1998 两个版权年与「2-98」（全书 37 页），第 1 页的框图；其二《IBM PowerPC 401 Evaluation Board Kit User’s Manual》第四版，1998 年 3 月，IBM（全书 402 页），第 6-2 页 Figure 6-1「PowerPC 401GF Block Diagram」。两张的差别只在核那一格里写的部件与片外信号的分组，取并集。

资料来源

Core 🛑 403 没有「核手册」（405 与 440 各有一本 Core User’s Manual），所以这张图的全集来源是四张图的并集。其一《IBM, Motorola Preview Embedded PowerPCs》，Microprocessor Report Vol. 8 No. 6，1994 年 5 月 9 日，MicroDesign Resources，第 2 页 Figure 1 —— 这是唯一一张把 403 Core 的边框画开、把执行侧拆成整数单元／指令派发器／分支单元三框的图。其二至其五是 IBM 的四份数据表各自第 1 页的框图：《PowerPC 403GA 32-Bit RISC Embedded Controller Data Sheet》／《PowerPC 403GB …》／《PowerPC 403GC …》／《PowerPC 403GCX …》—— 它们给出核的复合框（定时器／RISC 执行单元／〔403GC 与 403GCX 多一格存储管理单元〕／指令缓存单元＋数据缓存单元）。细节（缓存组织、队列与折叠、定时器四件、与总线接口单元之间的位宽）取自《PPC403GA User’s Manual》Ver 0.97，1995 年 3 月 24 日，IBM（全书 656 页）—— ⚠ 这一份是草稿版且逐页印着 IBM Confidential，本站只把它当对照材料用，凡与已发布的数据表冲突一律以数据表为准；本轮实测到的一处冲突（缓存组织的措辞）写在指令缓存单元与数据缓存单元的注释里。

SoC·甲 底图取 IBM 的三份数据表各自第 1 页的框图：《PowerPC 403GA 32-Bit RISC Embedded Controller Data Sheet》／《PowerPC 403GC 32-Bit RISC Embedded Controller Data Sheet》／《PowerPC 403GCX 32-Bit RISC Embedded Controller Data Sheet》。三张框图的片上元件与连线逐一相同，差别只有两处：403GC 与 403GCX 的核复合框里多一格存储管理单元（那一格画在核内，属「Core」那一档），以及 403GCX 的 DRAM 控制器多支持 EDO DRAM（同一块硬件多一种模式，不是多一个框）—— 所以三款合成一张并集图，图上不需要任何方括号型号记号。各单元注释里的参数（六路外部中断、四通道 DMA 的五个寄存器与三种传送模式、八个外部存储体、串口速率、地址映射的三段划分）取自这三份数据表的正文，页码逐条写在注释里。⚠ 另有一份《PPC403GA User’s Manual》Ver 0.97（1995 年 3 月 24 日，IBM，656 页）的 Figure 1-1 把总线接口单元内部画成 SRAM 控制器／DRAM 控制器／OPB 控制器三格，比数据表的两格更细 —— 但那一份是草稿版且逐页印着 IBM Confidential，本站只把它当对照材料，结构一律以已发布的数据表为准，所以图上是两格。

SoC·乙 底图取《PowerPC 403GB 32-Bit RISC Embedded Controller Data Sheet》，IBM，第 1 页的框图。这一款另画一张，理由不是「少一个外设」，而是少一整条片上总线：它没有串口，因而也没有片上外设总线这条链路。三处独立佐证都在这一份里：其一，第 1 页框图上既没有串口框，也没有标着 On-chip Peripheral Bus 的那条线；其二，第 2 页那句片上单元清单写的是「BIU, DMA controller, asynchronous interrupt controller, and JTAG debug port」，而 403GA、403GC、403GCX 三份的同一句里都印着 serial port；其三，第 3 页的地址映射那句，403GA 与 403GCX 写的是「3GB OPB/reserved」，这一份写的是「3GB reserved」—— OPB 三个字整个不在。其余参数（两通道 DMA、六个外部存储体、SRAM 体最大 16MB、DRAM 区间 128MB）同样取自这一份的正文，页码逐条写在注释里。

组别说明

SoC·甲 甲组 ＝ 403GA ∪ 403GC ∪ 403GCX。这一组的总线特征：⛔ 没有 PLB —— 核、DMA 与全部片外访问都直接走总线接口单元 (BIU)，BIU 自己就是仲裁者；另有一条片上外设总线 (OPB)，而它上面只挂着一个设备，就是串口。⇒ 这与 405／440 那种「高速主干 ＋ 低速外设总线 ＋ 一座桥」的两级结构不是一回事，所以画法也不照抄那两家。三款之间的差别都不在总线上：403GC 与 403GCX 的核里多一个存储管理单元，403GCX 的缓存大四倍（指令 16KB／数据 8KB）、DRAM 控制器多支持 EDO、核还能跑两倍于外部总线的频率 —— 这些一律写进对应单元的注释，所以这张并集图上一个方括号记号都没有。（403GB 另成乙组，见下一张。）

SoC·乙 乙组 ＝ 403GB 一款，所以这一张不是并集图。它与甲组的分界只有一条，但那一条是结构性的：403GB 没有串口，因而片上外设总线 (OPB) 这条链路整条不存在 —— 全图只剩下总线接口单元这一个枢纽。⭐ 这一点在厂商那一份数据表里有三处彼此独立的佐证：第 1 页的框图上没有串口框也没有那条线；第 2 页的片上单元清单比另三款少了 serial port 一项；第 3 页的地址映射那句，另三款写「3GB OPB/reserved」，这一份写「3GB reserved」。其余差别（两通道 DMA、六个外部存储体而不是八个、DRAM 最多两体而不是四体）都只是参数，按规矩本该写进注释合成一张图 —— ⚠ 它们是搭了本图的车，⛔ 不是本图另画的理由。

资料来源

Core·x5 《PPC440x5 CPU Core User’s Manual》，Preliminary，文档编号 SA14-2613-03，2003 年 7 月 15 日，IBM（全书 574 页，Figure 1-1 ＋ 全书正文）。七级的级名另取自《The PowerPC 440 Core》白皮书，IBM，1999 年 9 月 21 日，Figure 3 —— 属推定。

Core·x6 《PowerPC 440x6 Embedded Processor Core User’s Manual》Version 7.1，2010 年 9 月 29 日，IBM（全书 601 页，Figure 1-1 ＋ 全书正文 ＋ 附录 B 的 Figure B-1／B-5／B-6／B-8）。修订记录列出的文档编号是 SA14-2758-00 至 -05，这一版没有印编号。七级的级名与每一级做什么都出自这本手册自己的附录 B，不是推定。这张图与左边那张「Core·x5」各只取各自的手册，两张之间不互相借数。460 条目的 460EX 所用的核（厂商称 PPC440H6）推定就是这一颗，但这是推定、没有原文直说：理由有三 —— 名字与 440x4／440x5／440x6 这一系平行；460EX 手册里凡描述核参数的地方与本手册逐条对照 17 处、13 处一致；不一致的 2 处（内存管理单元的「zones」与实模式写保护、定时器叫 PIT）逐字抄自 405 核手册（《PPC405 Core User’s Manual》SA14-2339-04 第 7 章与第 6 章的章首），而 460EX 手册自己具体描述核的地方（复位值表、初始化步骤）与本手册一致、与那两段相反。

SoC·甲 两款实现型号各取一份厂商数据表后取并集：《PowerPC 440GP Embedded Processor Data Sheet》Revision 1.07，2007 年 10 月 4 日，AMCC（全书 84 页）／《PPC440GX Embedded Processor Data Sheet》Revision 1.21，2012 年 6 月 22 日，AppliedMicro（全书 92 页）。全集来源即这两份数据表；框图之外的部件出自两书的地址表、DCR 表、逐单元特性节与各自的勘误表。

SoC·乙 两款实现型号各取一份厂商数据表后取并集：《PowerPC 440GR Embedded Processor Preliminary Data Sheet》Revision 1.19，2008 年 5 月 7 日，AMCC（全书 88 页）／《PowerPC 440GRx Embedded Processor Preliminary Data Sheet》Revision 1.08，2007 年 10 月 15 日，AMCC（全书 89 页）。两份的每一页页眉都印着 Preliminary，这里照实写出。全集来源即这两份数据表；框图之外的部件出自两书的 DCR 地址表、系统存储地址表与逐单元特性节，另有 440GR 勘误表首页的功能单元缩写表。

SoC·丙 《PowerPC 440EP Embedded Processor Data Sheet》Revision 1.30，2012 年 6 月 21 日，AppliedMicro（全书 90 页）。这一份的页眉只印 Data Sheet，没有 Preliminary 字样 —— 与乙组那两份不同，这里照实写出。丙组只有 440EP 这一款，所以这张不是并集图。全集来源即这一份数据表；框图之外的部件（两个 PLB 仲裁器、两个 OPB 仲裁器、桥的两个方向）出自该书的 DCR 地址表与系统存储地址表，另有 440EP 勘误表首页的功能单元缩写表作旁证。

SoC·丁 《PowerPC 440EPx Embedded Processor Data Sheet》Revision 1.30，2009 年 2 月 27 日，AMCC（全书 93 页）。这一份的页眉同样只印 Data Sheet，没有 Preliminary 字样。丁组只有 440EPx 这一款，所以这张不是并集图。全集来源即这一份数据表；框图之外的部件（两个 PLB 仲裁器、三个 OPB 仲裁器、四座 OPB 桥与 PLB 间桥的两个方向）出自该书的 DCR 地址表与系统存储地址表。图上标问号的那个中断控制器，是因为这一份自己前后不一致：正文写两个，寄存器地址表却列出三块，两说并列写进了该框的注释。

SoC·戊 两份底图的档次不同，这里逐份照实写出。其一《PowerPC 440SP Embedded Processor Data Sheet》Revision 1.23，2006 年 9 月 26 日，AMCC（全书 85 页），页眉印的是 Data Sheet；其二《PowerPC 440SPe Embedded Processor Preliminary Data Sheet》Revision 1.23，2006 年 9 月 21 日，AMCC（全书 81 页），页眉印的是 Preliminary Data Sheet —— 这一份的档次低一级，照实标出。戊组这一张是两款的并集图，图上标着方括号的框只有其中一款有。全集来源即这两份数据表；框图之外的部件（交叉开关仲裁器、两个从段）出自各自的正文与寄存器地址表，地址表的功能栏逐行印着低延迟与高带宽的段别。

组别说明

SoC·甲 甲组 ＝ 440GP ∪ 440GX。这一组的总线特征：一条 128 位 PLB ＋ 一条 32 位 OPB ＋ 一条 DCR，共三条片上总线；高带宽部件（核、DDR 控制器、PCI-X 桥、MAL 等）挂 PLB，低速外设挂 OPB，两者之间一座 OPB 桥。（440 家族另有乙、丙、丁、戊四组，总线条数与仲裁方式各不相同，各自另画一张。）

SoC·乙 乙组 ＝ 440GR ∪ 440GRx。这一组的总线特征：两条 PLB（128 位的 PLB4 ＋ 64 位的 PLB3，两者之间一座桥）＋ 一条 32 位 OPB ＋ 一条 DCR，共四条片上总线 —— 比甲组多出的正是第二条 PLB 与那座桥。核、DDR 控制器与 440GRx 的片上 SRAM、安全引擎挂 PLB4；PCI 桥、外部外设总线控制器与 NAND 控制器挂 PLB3；低速外设挂 OPB，经一座 OPB 桥接到 PLB3。（甲组是单条 PLB 共三条总线；丙、丁、戊三组的 OPB 条数与仲裁方式又各不相同，各自另画一张。）

SoC·丙 丙组 ＝ 440EP，只有这一款，所以这一张不是并集图。这一组的总线特征：两条 PLB（128 位的 PLB4 ＋ 64 位的 PLB3，两者之间一座桥）＋ 两条 32 位 OPB ＋ 一条 DCR，共五条片上总线 —— 比乙组多出来的正是第二条 OPB。⭐ 两条 OPB 挂在不同的 PLB 上：主 OPB（OPB 0）挂 PLB3，承担低速外设；次 OPB（OPB 1）挂 PLB4，手册写明它「专供 USB 2.0 与 DMA」。另有一处乙组没有的硬件：一个画在核框之外的五级浮点单元。（甲组三条总线、乙组四条、丁组六条，戊组换成交叉开关，各自另画一张。）

SoC·丁 丁组 ＝ 440EPx，只有这一款，所以这一张不是并集图。这一组的总线特征：两条 PLB（128 位的 PLB4 ＋ 64 位的 PLB3，两者之间一对双向桥）＋ 三条 32 位 OPB ＋ 一条 DCR，共六条片上总线 —— 比丙组多出来的正是第三条 OPB。⭐ 三条 OPB 分挂两条 PLB：OPB 0 挂 PLB3 承担低速外设，OPB 1 与 OPB 2 都挂 PLB4，手册分别写明「专供 USB 2.0 设备口」与「专供 USB 2.0 主机口」。桥接方式也不一致：OPB 0 只有单向一座，OPB 2 是双向两座。另有三处丙组没有的硬件挂在 PLB4 上：16KB 片上静态存储器、安全引擎与 KASUMI 加密引擎。（甲组三条总线、乙组四条、丙组五条，戊组换成交叉开关，各自另画一张。）

SoC·戊 戊组 ＝ 440SP ∪ 440SPe，两款合成一张并集图，只有一款有的框标着方括号。这一组的总线特征：只有三条片上总线（一条 128 位 PLB ＋ 一条 OPB ＋ 一条 DCR），⭐ 但 PLB 带的是交叉开关仲裁，其下分出低延迟与高带宽两个从段 —— 手册点名低延迟段供处理器核与 I2O 使用，高带宽段供 DMA、XOR 与 PCI 类设备搬运大块数据。🛑 它只有三条总线却排在六条的丁组之后，是因为分组先看互连机制（共享总线在前、交叉开关在后），条数只是第二级判据。⭐ 另有一处与前四组都不同的结构：处理器核不直接挂 PLB，而是先接一块 256KB 的片上存储（可配成二级缓存或 SRAM），再由它接总线。（甲组三条总线、乙组四条、丙组五条、丁组六条，各自另画一张。）

资料来源

SoC 《460EX – PowerPC 460EX Embedded Processor Data Sheet》Revision 1.20，2009 年 10 月 23 日，AMCC（全书 107 页），Figure 2「PPC460EX Functional Block Diagram」—— 全集来源即这张图。这一份的页眉印的是 Data Sheet，而封底印着「Preliminary Edition (October 26, 2009)」，这里照实写出；文档上没有印文档编号。主从分配、交叉开关与 AHB 子系统取自《PPC460EX/EXr/GT Embedded Processor User’s Manual》Revision 1.22，2012 年 3 月 30 日，AppliedMicro（全书 1622 页，封面印「Part Number 460EX/EXr/GT」）的 Table 2-1、Figure 2-11、Figure 2-28 与 Table 2-14。

资料来源

Core 《The Rise of Licensable SMP — New PowerPC 476FP Processor Core Challenges ARM and MIPS》，Tom R. Halfhill，Microprocessor Report，2010 年 2 月 16 日，In-Stat（全文 7 页），第 3 页 Figure 1「IBM PowerPC 476FP block diagram」＋ 全文。这是第三方的技术报道，库内没有 IBM 自己的 476FP 手册。另以《MIPS 1074K》（Microprocessor Report，2010 年 10 月 11 日）第 5 页的 Table 2 作旁证。